Deskripsi
Dalam perangkat lunak Quartus® II versi 15.0, inti IP JESD204B mungkin gagal memenuhi pengaturan waktu pada kecepatan data di atas 7,50 Gbps (tingkat clock link inti IP di atas 187,5 MHz) pada perangkat Arria® V GT dan ST.
Resolusi
Untuk menutup waktu, gunakan pengaturan berikut:
- Mode Optimisasi: Performa (Upaya Tinggi - tingkatkan runtime)
-
Pengaturan Lanjutan (Lebih Bugar)
-
Upaya Yang Lebih Bugar: Keseruan Standar
-
Lakukan Analisis Topologi Clocking Selama Perutean: Aktif
-
Lakukan Sintesis Fisik untuk Logika Kombinasi untuk Performa: Aktif
-
Lakukan Register Duplication untuk Performa: Aktif
-
Lakukan Retiming Register untuk Performa: Aktif
-
Pengganda Upaya Penempatan: 4.0
-
Tingkat Optimisasi Waktu Router: Maksimum
Jika kegagalan waktu masih ada, lakukan tindakan berikut:
-
Batasan berlebih pada clock link (domain clock inti IP) sebesar 10-15% pada file Synopsys Design Constraint (.sdc) pengguna dan waktu dekat pada frekuensi yang ditargetkan pada TimeQuest. Misalnya, jika clock link 187,5 MHz dihasilkan oleh core PLL, batasi clock referensi PLL inti 187,5 MHz (nama clock device_clk) dengan 260 MHz (12%) menggunakan perintah create_clock:
set current_exe == $::TimeQuestInfo(nameofexecutable)
jika { == "quartus_fit"} {
create_clock -name device_clk -periode 3,85 [get_ports device_clk]
} lain {
create_clock -nama device_clk -periode 5,33 [get_ports device_clk]
}
-
Gunakan Design Space Explorer II untuk melakukan seed sweeping yang lebih pas untuk menentukan nomor Fitter Initial Placement Seed yang optimal.
