Anda mungkin mendapatkan galat ini bersama dengan galat berikut saat mengkompirasi kontroler berbasis DDR3 SDRAM UniPHY yang dihasilkan untuk perangkat Stratix® V di perangkat lunak Quartus® II versi 11.0 atau sebelumnya di perangkat lunak Quartus II versi 11.0SP1.
Galat: "Hierarki stratixv_clkena Atom| {instance_name}_p0_memphy_top:memphy_top_inst|pll_write_clk~CLKENA0" adalah tujuan ilegal
Galat ini terjadi karena penetapan sinyal global berikut yang dibuat pada berkas QSF untuk sinyal pll_write_clk
set_instance_assignment -nama GLOBAL_SIGNAL "GLOBAL CLOCK" -ke "Hierarki| {instance_name}|pll_write_clk"
Penugasan ini dibuat oleh versi IP sebelum 11.0SP1 dan hadir di QSF ketika Anda pindah ke Quartus II versi 11.0SP1 yang menempatkan clock ini pada pohon clock PHY alih-alih pohon clock global yang digunakan dalam versi sebelumnya.
Untuk memperbaiki masalah ini, komentari semua penetapan sinyal global yang dibuat untuk pll_write_clk sinyal di file QSF Anda atau jalankan file {instance_name}_pin_assignments.tcl di perangkat lunak Quartus II versi 11.0SP1 setelah meregenerasi inti.