ID Artikel: 000085464 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 25/11/2013

Gangguan CK Jangka Panjang Melebihi Spesifikasi pada Antarmuka Memori HPS pada Perangkat Arria V dan Cyclone V

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Masalah ini memengaruhi produk DDR2, DDR3, dan LPDDR2.

    Antarmuka DDR2, DDR3, dan LPDDR2 menggunakan antarmuka memori HPS pada perangkat V Arria V atau Cyclone V, menghasilkan gangguan jangka CK panjang (di sisi HPS, bukan sisi FPGA) yang melebihi JEDEC dan spesifikasi vendor (tERR(Nper) untuk moderat nilai ).N

    Resolusi

    Altera telah memverifikasi bahwa kepatuhan terhadap spesifikasi ini tidak diperlukan, asalkan gangguan jangka pendek (tJITcc dan tJITper) persyaratan terpenuhi. Dalam konfigurasi yang dijelaskan, tJITcc dan tJITper dalam spesifikasi JEDEC.

    Masalah ini tidak akan diperbaiki.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Arria® V FPGA dan SoC FPGA
    Cyclone® V FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.