ID Artikel: 000085471 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa TimeQuest Timing Analyzer dalam perangkat lunak Quartus II versi 7.1 SP1 dan melampaui laporan beberapa port reset dan loopback serial pada transiver kecepatan tinggi pada perangkat Stratix II GX sebagai jalur tanpa batasan berwarna...

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Quartus® II versi perangkat lunak 7.1SP1 dan seterusnya tidak membatasi port reset dan loopback serial berikut pada transiver kecepatan tinggi ALTGX/ALT2GXB, sehingga melaporkan jalur yang tidak dibatasi.

    • gxb_powerdown
    • tx_digitalreset
    • rx_digitalreset
    • rx_analogreset
    • rx_seriallpbken
    Resolusi

    Tambahkan batasan dalam berkas Synopsys Design Constraints (.sdc) secara manual untuk TimeQuest guna menganalisis jalur ini. Petunjuk untuk menambahkan batasan ke file .sdc secara manual tersedia di Stratix II GX Device Handbook (PDF).

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® II GX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.