ID Artikel: 000085533 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/10/2013

Menetapkan pin yang didukung standar LVDS I/O di bank I/O kanan dari perangkat Arria V A1/A3/C3 sebagai pin input clock PLL saja

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Jika Anda menggunakan perangkat lunak Quartus II versi 13.0 DP2 atau 13.0 SP1 untuk membuat desain yang menargetkan perangkat Arria V A1, A3, atau C3, dan Anda menggunakan pin berkemampuan standar I/O LVDS di I/O yang tepat bank untuk tujuan selain sebagai input clock loop (PLL) yang dikunci fase pin, perangkat keras FPGA yang dihasilkan mungkin tidak berfungsi dengan benar.

    Resolusi

    Anda harus menetapkan pin berkemampuan standar LVDS I/O di kanan bank I/O sebagai pin input clock PLL saja. Perangkat lunak Quartus II versi 13.0 DP2 atau 13.0 SP1 tidak mengeluarkan pesan galat untuk penugasan yang salah untuk pin yang didukung standar LVDS I/O ini.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Arria® V FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.