Dalam perangkat lunak Quartus® II versi 13.1, Anda mungkin melihat Hard IP untuk PCI Express® menggunakan antarmuka Avalon® Memory-Mapped dengan crash desain DMA jika antarmuka pengontrol deskriptor diakses menggunakan transaksi burst.
Hal ini disebabkan oleh Avalon-MM Descriptor Controller hanya mendukung akses siklus tunggal.
Jika komponen Master Avalon-MM melakukan dua akses berurutan, atau transaksi burst ke pengontrol deskriptor, maka komponen interkoneksi Qsys dapat menghasilkan siklus burst dari dua siklus tunggal.
Dalam Hard IP Quartus® II versi 13.1 untuk PCIe Avalon-MM dengan desain DMA memastikan bahwa hanya satu akses siklus yang dibuat ke antarmuka pengontrol deskriptor DMA.
Masalah ini akan diperbaiki dalam versi perangkat lunak Quartus® II yang akan datang.