ID Artikel: 000085545 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 13/03/2014

Mengapa desain Gen3 x8 AVMM 256-bit DMA hang ketika host mencoba melakukan dua akses berturut-turut ke antarmuka pengontrol deskriptor?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • Avalon-MM Cyclone® V Hard IP untuk PCI Express* Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Dalam perangkat lunak Quartus® II versi 13.1, Anda mungkin melihat Hard IP untuk PCI Express® menggunakan antarmuka Avalon® Memory-Mapped dengan crash desain DMA jika antarmuka pengontrol deskriptor diakses menggunakan transaksi burst.

    Hal ini disebabkan oleh Avalon-MM Descriptor Controller hanya mendukung akses siklus tunggal.

    Jika komponen Master Avalon-MM melakukan dua akses berurutan, atau transaksi burst ke pengontrol deskriptor, maka komponen interkoneksi Qsys dapat menghasilkan siklus burst dari dua siklus tunggal.

    Resolusi

    Dalam Hard IP Quartus® II versi 13.1 untuk PCIe Avalon-MM dengan desain DMA memastikan bahwa hanya satu akses siklus yang dibuat ke antarmuka pengontrol deskriptor DMA.

    Masalah ini akan diperbaiki dalam versi perangkat lunak Quartus® II yang akan datang.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Arria® V GZ FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.