ID Artikel: 000085604 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 18/04/2016

Galat Internal: Sub-sistem: EDA, File: wsc_hierarchy_builder.cpp, Baris: 1928 Tidak dapat menemukan info hierarki

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Galat ini dapat terjadi ketika Anda menghasilkan netlist Verilog untuk Primetime, ketika TimeQuest Timing Analyzer diaktifkan di perangkat lunak Quartus® II versi 6.1.

Galat ini terjadi ketika desain Anda memiliki tugas yang memicu sintesis hierarki (seperti satu penugasan sintesis global, dan penugasan yang sama dengan nilai yang berbeda pada entitas), yang menyebabkan Primetime EDA Netlist Writer menghasilkan netlist hierarki.

Masalah ini telah diperbaiki berawal dari perangkat lunak Quartus II versi 7.0.

Anda juga dapat menggunakan mySupport untuk meminta patch 0.24 untuk perangkat lunak Quartus II versi 6.1 yang memperbaiki masalahnya.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® II FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.