ID Artikel: 000085612 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 08/04/2014

Mengapa sinyal tx_datak merujuk pada data yang diterima untuk perangkat Arria® V, Cyclone® V, dan Stratix® V dalam Panduan Pengguna Altera Transceiver PHY IP?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena kesalahan dalam "Tabel 9-12: Sinyal Antarmuka Avalon-ST TX" dan "Tabel 11-8: Antarmuka Avalon-ST TX" dari Panduan Pengguna Inti Altera® Transceiver PHY IP (PDF), sinyal tx_datak mengacu pada data yang diterima untuk perangkat Arria® V, Cyclone® V, dan Stratix® V.

Sinyal tx_datak seharusnya hanya mengacu pada data yang dikirimkan.

Resolusi

Masalah diperbaiki dimulai dengan versi 14.1 Altera dari Panduan Pengguna Inti Transceiver PHY IP (PDF).

Produk Terkait

Artikel ini berlaku untuk 12 produk

Arria® V GT FPGA
Stratix® V GX FPGA
Arria® V GX FPGA
Cyclone® V ST SoC FPGA
Cyclone® V GX FPGA
Cyclone® V SX SoC FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Cyclone® V GT FPGA
Arria® V SX SoC FPGA
Arria® V ST SoC FPGA
Arria® V GZ FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.