ID Artikel: 000085641 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 18/03/2013

Mengapa clock keluaran Altera_PLL terjebak rendah saat menyimulasikan megafungsi ini dalam Cadence NCSim?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Jika Anda menggunakan NCSim untuk mensimulasikan megafungsi Altera_PLL, beberapa clock output mungkin macet rendah.

    Resolusi

    Ada dua solusi untuk masalah ini:

    1. Untuk menginterpretasi Altera_PLL, periksa "Aktifkan parameter output fisik" dalam megafungsi, dan atur parameter sesuai untuk mendapatkan clock yang Anda inginkan.

    2. Aktifkan SIM_USE_ICD_PLL_RECONFIG_MODEL makro untuk menggunakan model simulasi fisik seperti yang ditunjukkan di bawah ini untuk perangkat Cyclone® V. Anda harus mengedit perintah di bawah ini saat menargetkan perangkat V atau Stratix® V Arria®.

    ncvlog -DEFINE SIM_USE_ICD_PLL_RECONFIG_MODEL=TRUE "/eda/sim_lib/cadence/cyclonev_atoms_ncrypt.v" -work cyclonev_ver

    Masalah ini telah diperbaiki mulai pada perangkat lunak Quartus® II versi 13.1.

    Produk Terkait

    Artikel ini berlaku untuk 15 produk

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.