ID Artikel: 000085660 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Dapatkah saya menetapkan pin REFCLK transibel ke PLL tujuan umum di perangkat Stratix II GX dan Stratix IV GX/GT?

Lingkungan

    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Anda dapat menetapkan pin REFCLK transibel sebagai clock input untuk PLL tujuan umum di Stratix® II GX dan Stratix perangkat IV GX/GT, hanya jika Anda telah instantiated setidaknya satu saluran transiver dalam blok yang terkait dengan pin REFCLK tersebut. Anda dapat menginteksi saluran transiver dummy untuk menggunakan pin REFCLK ini dan menjaga saluran transiver dummy dalam keadaan reset selama pengoperasian normal.  

Informasi ini juga berlaku untuk rangkaian perangkat GX/GT/GZ lainnya dengan pin transibel/REFCLK berkecepatan tinggi khusus.

Produk Terkait

Artikel ini berlaku untuk 13 produk

Stratix® II GX FPGA
Stratix® IV GX FPGA
Arria® II GZ FPGA
Arria® II GX FPGA
Stratix® IV GT FPGA
Arria® V GT FPGA
Arria® V GX FPGA
Arria® GX FPGA
Arria® V SX SoC FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Stratix® GX FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.