ID Artikel: 000085735 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 20/01/2015

Mengapa tegangan lebih tinggi dari yang diharapkan pada pin VREF*_HPS?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Sebelum konfigurasi oleh perangkat lunak Preloader, pin VREF di dalam bagian HPS pada perangkat Arria® V dan Cyclone® V SoC akan dikonfigurasi dengan pullup yang lemah.

Jika regulator yang digunakan untuk VREF hanya memiliki kemampuan untuk sumber saat ini tetapi tidak memiliki kemampuan untuk menenggelamkan arus, maka tegangan pada pin VREF akan meningkat dan dapat menyebabkan urutan kalibrasi gagal pada kontroler memori eksternal.

Resolusi Pastikan regulator yang digunakan untuk mendukung VREF memiliki kemampuan untuk tenggelam dan arus sumber.

Produk Terkait

Artikel ini berlaku untuk 5 produk

Cyclone® V SE SoC FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SX SoC FPGA

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.