ID Artikel: 000085743 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 01/12/2015

Pembatasan Konfigurasi I/O PLL Baru yang Diberlakukan pada 15.1 untuk Arria 10 EMIF IP

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • I O
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    Dalam versi 15.1, rentang valid dari Frekuensi Clock Referensi PLL yang dapat dipilih nilai berkurang.

    • Untuk frekuensi VCO di bawah 400 MHz, nilai counter PLL M sekarang harus dalam rentang 2 hingga 7, inklusif.
    • Untuk frekuensi VCO antara 400 MHz dan 600 MHz, nilai PLL M penghitung harus dalam rentang 2 hingga 15, inklusif.
    • Untuk frekuensi VCO yang sama dengan atau lebih besar dari 600 MHz, nilai PLL M penghitung harus lebih besar dari atau sama dengan 4.

    Pengguna dengan desain yang di parameter pada versi sebelumnya mungkin mengalami galat ketika menghasilkan IP EMIF mereka dalam versi 15.1.

    Resolusi

    Tidak ada solusi untuk masalah ini.

    Masalah ini tidak akan diperbaiki.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.