ID Artikel: 000085752 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 25/08/2015

Mengapa margin waktu memiliki nilai yang sama untuk semua sudut saat melakukan Laporan DDR di Penganalisis Waktu untuk antarmuka memori eksternal Intel® Arria® 10 FPGA?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Waktu I/O, yang mencakup Address/Command, DQS gating, read capture, write and write levelling dikalibrasi sepenuhnya dibandingkan proses, tegangan, dan suhu (PVT). Oleh karena itu, margin sama di semua model. Laporan DDR di Penganalisis Waktu melaporkan nilai kasus terburuk di seluruh sudut untuk antarmuka yang dikalibrasi ini.

Resolusi

N/A

Produk Terkait

Artikel ini berlaku untuk 3 produk

Intel® Arria® 10 GT FPGA
Intel® Arria® 10 GX FPGA
Intel® Arria® 10 SX SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.