Karena masalah dalam simulasi Perangkat Lunak Intel® Quartus® Prime Edisi Pro versi 21.1, Anda mungkin melihat galat ini saat menjalankan simulasi VHDL (.vho) post-fit atau post-synthesis gate-level VHDL (.vho) yang mencakup transibel kecepatan tinggi.
Untuk mengatasi masalah ini, edit berkas .vho untuk memastikan bahwa pustaka dan deklarasi paket berikut telah ditetapkan.
Untuk Intel® Stratix® 10 perangkat
PUSTAKA FOURTEENNM;
FOURTEENNM_HSSI_ALL PUSTAKA;
IEEE PUSTAKA;
GUNAKAN FOURTEENNM. FOURTEENNM_COMPONENTS. SEMUA;
GUNAKAN FOURTEENNM_HSSI_ALL. CT1_HSSI_COMPONENTS. SEMUA;
GUNAKAN FOURTEENNM_HSSI_ALL. CTP_HSSI_COMPONENTS. SEMUA;
GUNAKAN FOURTEENNM_HSSI_ALL. CT1_HIP_COMPONENTS. SEMUA;
GUNAKAN IEEE. STD_LOGIC_1164.ALL;
Untuk perangkat Intel Agilex®
TENNM PUSTAKA;
TENNM_HSSI_ALL PUSTAKA;
IEEE PUSTAKA;
GUNAKAN TENNM. TENNM_COMPONENTS. SEMUA;
GUNAKAN TENNM_HSSI_ALL. CT1_HSSI_COMPONENTS. SEMUA;
GUNAKAN TENNM_HSSI_ALL. CTP_HSSI_COMPONENTS. SEMUA;
GUNAKAN IEEE. STD_LOGIC_1164.ALL;
Perubahan di atas mengatasi masalah untuk simulator ModelSim* Intel® FPGA Edition.
Untuk semua simulator lainnya, jalankan Intel® Quartus® kompilator Pustaka Perangkat Lunak Prime untuk menghasilkan dan secara opsional menjalankan perintah kompilasi pustaka yang kompatibel dengan file .vho yang dimodifikasi.
Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Edisi Prime Pro versi 21.2.