ID Artikel: 000085771 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 20/12/2012

Transceiver Reconfiguration Controller IP Core gagal pada lebar denyut nadi min pada sinyal av_reconfig_pma_testbus_clk

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi Ini adalah masalah yang diketahui dan akan diperbaiki dalam rilis Quartus® II di masa depan.
    Resolusi

    Buat batasan SDC eksternal dengan proyek Quartus II batasan dan rekompilasi ini:

    create_generated_clock -name {av_reconfig_pma_testbus_clk}
    -source [get_pins -compatibility_mode {*|basic|a5|reg_init[0]|clk}]
    -divide_by 2 [get_registers {*av_xcvr_reconfig_basic:a5|*alt_xcvr_arbiter:pif*|*grant*}]

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Cyclone® V GT FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.