Masalah Kritis
Deskripsi
Tidak dapat memenuhi waktu untuk perangkat Stratix IV dengan 100 GbE MAC dan PHY IP Core.
Resolusi
Masalah ini diperbaiki pada rilis perangkat lunak 12.1 Quartus inti IP.
Untuk rilis inti IP 12.0, untuk meningkatkan margin waktu untuk desain IV Stratix Anda mungkin diwajibkan untuk terlalu membatasi Clock MAC.
Lihat tugas dalam alt_eth_100g membungkus file .sdc projects. Misalnya, penugasan alt_e100_siv.sdc adalah:
if { $::TimeQuestInfo(nameofexecutable) == "quartus_fit"}
{
create_clock -name {clk_din} -period "360.00 MHz" [get_ports
{clk_din}]
create_clock -name {clk_dout} -period "360.00 MHz" [get_ports {clk_dout}]
} else {
create_clock -name {clk_din} -period "315.00 MHz" [get_ports
{clk_din}]
create_clock -name {clk_dout} -period "315.00 MHz" [get_ports {clk_dout}]
}
Penugasan ini memaksa yang lebih bugar untuk mencoba mendorong 360 MHz, sementara analisis waktu statis akan memeriksa terhadap 315 MHz untuk clock MAC.
