Anda mungkin melihat offset antara clock input dan output saat menjalankan perangkat Stratix® III PLL dalam mode kompensasi zero delay buffer (ZDB) jika proyek Anda dikompilasi dalam perangkat lunak Quartus® II versi 8.0 SP1 atau versi sebelumnya.
Mode kompensasi ZDB menyelaraskan kenaikan tepi clock pada pin input khusus dari PLL ke kenaikan edge clock output pada pin output khusus PLL. Namun, penundaan kompensasi tidak dioptimalkan dalam versi perangkat lunak Quartus II sebelum 8.1.
Penundaan kompensasi telah diperbaiki dimulai pada versi 8.1 dari perangkat lunak Quartus II. Ini juga merupakan versi pertama dengan model waktu akhir untuk densitas perangkat tertentu dalam rangkaian Stratix III.
Jika Anda tidak dapat meningkatkan versi perangkat lunak Quartus II Anda ke versi dengan penundaan kompensasi tetap, Anda dapat menambahkan pergeseran fase dalam megafungsi ALTPLL untuk mengimbangi offset clock. Anda harus mengukur offset pada board Anda untuk menentukan nilai untuk shift fase yang diperlukan.
