Deskripsi
Ya, ada galat pada Gambar 2-12. Pin CLK[11..8] memberi PLL3 dan PLL3 umpan blok kontrol clock atas. Pin CLK[15..12] memberi makan PLL4 dan PLL4
blok kontrol clock bawah.
Altera tidak menjamin bahwa solusi ini akan bekerja untuk tujuan yang ditujukan pelanggan dan melepaskan semua kewajiban atas penggunaan atau keterganungan pada solusi.
blok kontrol clock bawah.
Gambar tersebut secara salah menunjukkan bahwa blok kontrol clock kiri dan kanan masing-masing memberi makan PLL3 dan PLL4. Gambar di bawah ini menunjukkan koneksi yang benar.
Gambar 2-12. EP2C20 & Larger PLL, CLK[], DPCLK[] & Clock Control Block Locations
![Figure 2-12. EP2C20 & Larger PLL, CLK[], DPCLK[] & Clock Control Block Locations](http://www.altera.com/support/kdb/images/rd01112005_169_fig1.gif)
Altera tidak menjamin bahwa solusi ini akan bekerja untuk tujuan yang ditujukan pelanggan dan melepaskan semua kewajiban atas penggunaan atau keterganungan pada solusi.