ID Artikel: 000085845 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa PLL gagal beralih ke clock sekunder dalam mode switchover clock otomatis (manual override) ketika sinyal clkswitch tetap tinggi?

Lingkungan

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Ketika sinyal clkswitch menjadi tinggi, sinyal ini akan menggantikan fungsi switchover clock otomatis. Selama sinyal clkswitch tinggi, tindakan switchover clock lebih lanjut dinonaktifkan. Anda harus mengembalikan sinyal clkswitch ke tingkat rendah lagi untuk memulai acara switchover clock lainnya di masa depan.

     

    Hal ini berlaku untuk semua rangkaian perangkat Stratix®, Cyclone®, dan Arria®.

    Produk Terkait

    Artikel ini berlaku untuk 12 produk

    Stratix® III FPGA
    Stratix® II FPGA
    Stratix® FPGA
    MAX® V CPLD
    MAX® II CPLD
    Intel® MAX® 9000 CPLD
    FPGA Cyclone® IV
    Cyclone® III FPGA
    Cyclone® FPGA
    Arria® GX FPGA
    Apex™ 20K
    Acex® 1K

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.