ID Artikel: 000085875 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 20/07/2021

Mengapa simulasi RAM Dual Port saya Intel® FPGA IP memiliki perilaku baca-selama-tulis yang salah?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah pada Perangkat Lunak Intel® Quartus® Prime Edisi Pro, Anda mungkin melihat perilaku data lama yang salah untuk operasi baca-tulis saat diharapkan adanya data baru.

    Masalah ini hanya memengaruhi perilaku simulasi untuk RAM Dual Port Intel® FPGA IP dengan konfigurasi berikut untuk Intel® Stratix® 10 perangkat dan perangkat Intel Agilex® :

    • Jenis blok RAM adalah MLAB
    • Alamat baca tidak terdaftar
    Resolusi

    Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Edisi Prime Pro versi 21.3.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA
    Intel® Agilex™ 7 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.