ID Artikel: 000085885 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 25/09/2018

Mengapa data di luar RAM saya tertunda oleh siklus clock tambahan?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 18.1, Anda mungkin melihat data keluar dari RAM Anda tertunda oleh siklus clock. Masalah ini terjadi ketika jenis blok RAM diatur ke AUTO, Clock Enable terhubung, dan RAM telah diterapkan sebagai MLAB. Masalah ini hanya memengaruhi Intel® Stratix® 10 perangkat.

    Resolusi

    Untuk mengatasi masalah ini, atur jenis blok RAM ke M20K atau jangan hubungkan Clock Enable.

    Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Intel® Quartus® Prime Edisi Pro di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.