ID Artikel: 000085890 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/09/2012

Mengapa mengubah parameter board_skew dalam file sdc saya tidak memengaruhi margin waktu penangkapan baca dan penulisan untuk DDR, DDR2, DDR3 High Performance Controller atau Megafungsi Altmemphy?

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Mengubah nomor skew board hanya dalam berkas sdc tidak mengubah margin read capture dan write. Anda perlu mengubah nilai board skew pada berkas _report_timing.tcl untuk nomor sate yang akan diperhitungkan dalam komputasi margin.

Altera menggunakan metodologi waktu makro untuk komputasi penangkapan baca, margin penulisan.  Angka-angka ini dihitung dengan mengganti nilai preset memori, nilai board skew, dan tcc yang ditandai, nilai tsw dalam persamaan penangkapan baca dan tulis seperti yang ditulis dalam file _report_timing.tcl.  Untuk melaporkan margin waktu DDR Quartus® II perangkat lunak sumber berkas tcl ini. Lihat AN 438: Membatasi dan Menganalisis Waktu untuk Antarmuka Memori Eksternal di perangkat Stratix IV, Stratix III, Arria II GX, dan Cyclone III (PDF)untuk detail lebih lanjut tentang analisis waktu.

Anda harus selalu meregenerasi inti DDR, DDR2, DDR3 High Performance Controller dan Megafungsi Altmemphy dengan angka condong baru untuk melakukan analisis waktu dengan angka condong yang diperbarui.

Produk Terkait

Artikel ini berlaku untuk 6 produk

Stratix® IV GT FPGA
Stratix® IV GX FPGA
Stratix® IV E FPGA
Cyclone® III FPGA
Stratix® III FPGA
Arria® II GX FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.