ID Artikel: 000085914 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 13/10/2009

Galat Fatal: Pelanggaran Akses, Modul: quartus_map.exe, Stack Trace: TIS_PLL_UTIL::get_normal_input_compensation_delay 0x48 (tsm_tis)

Lingkungan

    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Galat ini dapat terjadi pada perangkat lunak Quartus® II versi 9.0, jika optimisasi Sintesis Fisik diaktifkan untuk proyek Anda dan desain Anda berisi PLL dengan koneksi clock referensi ilegal.

Untuk mengatasi masalah ini, ikuti langkah-langkah berikut:

  1. Nonaktifkan optimisasi Sintesis Fisik untuk proyek Anda dan susun ulang desain Anda.
  2. Periksa laporan Analisis & Sintesis Anda untuk mengidentifikasi PLL apa pun dengan koneksi clock referensi ilegal.
  3. Perbaiki kesalahan konektivitas ini dan perbaiki kembali desain Anda.
  4. Setelah Anda memperbaiki koneksi ilegal, Anda dapat mengaktifkan optimisasi Sintesis Fisik kembali untuk proyek Quartus II Anda.

Masalah ini dijadwalkan untuk diperbaiki dalam versi perangkat lunak Quartus II di masa mendatang.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Perangkat yang Dapat Diprogram Intel®

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.