ID Artikel: 000085925 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/03/2017

Mengapa saya melihat penegasan valid data baca tambahan pada antarmuka Intel® Arria® 10 FPGA EMIF MMR?

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Jika kontroler memori Intel® Arria® 10 FPGA Anda Intel® FPGA IP mengaktifkan antarmuka MMR, Anda mungkin menyadari bahwa sinyal mmr_readdatavalid kadang-kadang menegaskan bahkan ketika tidak ada perintah baca yang diterbitkan.

     

    Penegasan mmr_readdatavalid berasal dari perintah baca internal kontroler memori dan dapat menyebabkan antarmuka host Avalon® menangkap data baca yang salah.

    Resolusi

    Antarmuka host Avalon hanya harus menerima mmr_readdatavalid berdasarkan persyaratan berikut:

    • mmr_readdatavalid mengembalikan satu siklus setelah mengeluarkan permintaan baca ke MMR register ecc1, ecc2, ecc3, ecc4.
    • mmr_readdatavalid mengembalikan tiga siklus setelah mengeluarkan permintaan baca ke semua register MMR lainnya selain ecc1, ecc2, ecc3, ecc4.

    Contoh: Antarmuka host Avalon seharusnya hanya menerima mmr_readdatavalid satu siklus clock setelah mengirim permintaan baca untuk mendaftar ecc1 (dengan sinyal mmr_waitrequest rendah).

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 GT FPGA
    Intel® Arria® 10 SX SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.