ID Artikel: 000085932 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 11/09/2012

Galat: Port keluaran clock dari PLL cepat atau yang disempurnakan memiliki pengaturan pilihan Sinyal Global ilegal mati -- harus diatur ke Global Clock atau Regional Clock

Lingkungan

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Galat ini dapat terjadi pada alur kompilasi inkremental bottom-up ketika PLL menggunakan jenis sumber daya clock yang berbeda dalam partisi desain tingkat yang lebih rendah dibandingkan desain tingkat atas. Misalnya, kesalahan dapat terjadi jika PLL memiliki koneksi khusus dari pin clock perangkat ke clock input PLL dalam desain tingkat yang lebih rendah, tetapi input clock PLL disalurkan oleh jenis sumber clock yang berbeda (seperti sumber daya perutean global) dalam desain tingkat atas. Ketika Anda impor desain tingkat bawah ke tingkat atas, sumber daya clock baru tidak dapat terhubung ke input clock PLL dalam partisi, karena tidak menggunakan jenis sumber daya clock yang sama.

Untuk mengganti jenis sumber daya perutean yang digunakan dalam contoh ini, terapkan penugasan GLOBAL_SIGNAL secara eksplisit ke input clock PLL dalam desain tingkat bawah sebelum Anda mengompulasikan dan mengekspor partisi, sebagai berikut:

set_instance_assignment -name GLOBAL_SIGNAL ON -to "<PLL clock input>"

 

 

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® II FPGA

Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.