ID Artikel: 000086104 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 14/03/2016

Mengapa saya melihat galat saat mengakses IP FPGA pada Desain SoC Arria 10?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Dalam bootloader Arria® 10 U-Boot di SoC EDS versi 15.1.2 dan sebelumnya, ada batas waktu NOC yang keliru dibiarkan diaktifkan oleh fungsi reset_assert_all_bridges. Waktu habis ini dapat dicapai jika IP di FPGA lambat untuk merespons, yang mengakibatkan kesalahan akses.

Solusi

Masalah ini dijadwalkan akan diperbaiki pada rilis SOC EDS berikutnya. Ada patch yang tersedia untuk mengatasi masalah ini dengan rilis sebelumnya di sini: https://github.com/altera-opensource/u-boot-socfpga

Produk Terkait

Artikel ini berlaku untuk 2 produk

Intel® Arria® 10 SX SoC FPGA
Intel® Arria®

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.