Karena arsitektur Intel® Hyperflex™ FPGA pada perangkat seri Intel® Stratix® 10 FPGA dan Intel Agilex® 7, ambang batas untuk inferensi register shift ditingkatkan, yang berarti bahwa register shift berbasis RTL yang mungkin telah disimpulkan sebagai register shift dalam teknologi sebelumnya mungkin tidak disimpulkan dalam perangkat seri Intel Stratix® 10 FPGA dan Intel Agilex® 7.
Alasan peningkatan ambang batas ini adalah untuk memungkinkan lebih banyak register diatur ulang waktunya sebagai hyper register, yang meningkatkan performa desain.
Intel® Stratix® 10 FPGA dan Intel Agilex® 7 kriteria inferensi register shift perangkat:
Persyaratan default:
Register shift harus berisi setidaknya 69 register secara total (kedalaman * lebar)
-Perhatikan bahwa tahap inferensi tambahan terjadi setelah tahap retimer awal untuk memulihkan area untuk register yang belum diatur ulang waktunya ke lokasi Hyper register.
Dengan penugasan berikut, jumlah total register yang diperlukan (kedalaman * lebar) turun menjadi 37:
set_global_assignment -name ALLOW_ANY_SHIFT_REGISTER_SIZE_FOR_RECOGNITION ON
-Perhatikan bahwa tahap inferensi tambahan terjadi setelah tahap retimer awal untuk memulihkan area untuk register yang belum diatur ulang waktunya ke lokasi Hyper register.
Dengan kedua penetapan berikut, jumlah total register yang diperlukan (kedalaman * lebar) turun menjadi 13:
set_global_assignment -name ALLOW_ANY_SHIFT_REGISTER_SIZE_FOR_RECOGNITION ON
set_global_assignment -name PHYSICAL_SHIFT_REGISTER_INFERENCE=MATI
-Perhatikan bahwa mengurangi ambang inferensi register shift dapat berdampak negatif terhadap performa desain dengan mengurangi jumlah register yang tersedia untuk Hyper Retiming.