ID Artikel: 000086183 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 06/12/2018

Mengapa saya melihat masalah penguncian PLL dan kesalahan data saat menggunakan clock input FPGA 100 MHz (fpga_clk_100) di Intel® Stratix® 10 SoC Golden Hardware Reference Design (GHRD)?

Lingkungan

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Masalah Kritis

    Deskripsi

    fpga_clk_100 clock FPGA 100 MHz pada PIN_AW10 salah didefinisikan sebagai clock LVDS di Intel® Stratix® 10 SoC Golden Hardware Reference Design (GHRD) versi 18.1 dan sebelumnya.   Hal ini dapat menyebabkan perilaku yang tidak terduga dalam desain untuk logika yang clocked dari sumber ini.

    Resolusi

    Untuk mengatasi masalah ini, edit penetapan IO untuk fpga_clk_100 dari LVDS ke 1,8V (PIN_AW10) menggunakan alat Assignment->Assignment Editor atau Assignments->Pin Planner.

     

    Catatan: Jika desain telah dikompilasi standar IO pada sinyal pelengkap LVDS yang dibuat otomatis fpga_clk_100(n) harus diatur ke 1,8V.  Sinyal pelengkap LVDS yang dibuat otomatis kemudian akan dihapus secara otomatis.

     

    Perbaikan ini dijadwalkan untuk disertakan dalam versi Intel Stratix 10 SoC GHRD di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 SX SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.