Masalah Kritis
fpga_clk_100 clock FPGA 100 MHz pada PIN_AW10 salah didefinisikan sebagai clock LVDS di Intel® Stratix® 10 SoC Golden Hardware Reference Design (GHRD) versi 18.1 dan sebelumnya. Hal ini dapat menyebabkan perilaku yang tidak terduga dalam desain untuk logika yang clocked dari sumber ini.
Untuk mengatasi masalah ini, edit penetapan IO untuk fpga_clk_100 dari LVDS ke 1,8V (PIN_AW10) menggunakan alat Assignment->Assignment Editor atau Assignments->Pin Planner.
Catatan: Jika desain telah dikompilasi standar IO pada sinyal pelengkap LVDS yang dibuat otomatis fpga_clk_100(n) harus diatur ke 1,8V. Sinyal pelengkap LVDS yang dibuat otomatis kemudian akan dihapus secara otomatis.
Perbaikan ini dijadwalkan untuk disertakan dalam versi Intel Stratix 10 SoC GHRD di masa mendatang.