ID Artikel: 000086193 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 15/04/2015

Di mana clock untuk Arria 10 Hard IP untuk PCI Express di Quartus II versi 15.0 dan yang lebih baru?

Lingkungan

    Jam
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Arria® 10 desain memerlukan kepatuhan ketat terhadap panduan transiver. Untuk alasan ini derive_pll_clocks telah dihapus dari hasil altpcied_a10.sdc.  File ini sebelumnya berisi baris berikut:

# derive_pll_clock digunakan untuk menghitung semua clock yang berasal dari refclk PCIe
# clock_uncertainty derive_pll_clocks dan turunannya
# akan diterapkan sekali di semua file SDC yang digunakan dalam proyek

derive_pll_clocks -create_base_clocks
derive_clock_uncertainty

Resolusi

Baris di atas kini harus disertakan dalam SDC tingkat atas yang dibuat pengguna Anda. Pastikan untuk menyertakan dua baris tersebut.

derive_pll_clocks -create_base_clocks
derive_clock_uncertainty

Produk Terkait

Artikel ini berlaku untuk 4 produk

Intel® Arria® 10 FPGA dan SoC FPGA
Intel® Arria® 10 SX SoC FPGA
Intel® Arria® 10 GX FPGA
Intel® Arria® 10 GT FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.