ID Artikel: 000086205 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 13/12/2013

Mengapa penulis netlist EDA tidak membuat netlist yang valid untuk simulasi gate-level dari V-Series 28 nm Hard IP untuk Fungsi MegaCore PCI Express?

Lingkungan

  • Intel® Quartus® Prime Edisi Standard
  • Simulasi
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Penulis netlist EDA saat ini tidak mendukung simulasi tingkat gerbang untuk IP Keras Seri V untuk Fungsi MegaCore® PCI Express®.

    Resolusi

    Masalah ini diperbaiki dimulai dengan Perangkat Lunak Intel® Quartus® Prime Pro/Standard Edition versi 14.1.

    Produk Terkait

    Artikel ini berlaku untuk 13 produk

    Stratix® V GT FPGA
    Arria® V GZ FPGA
    Cyclone® V GX FPGA
    Arria® V GT FPGA
    Stratix® V E FPGA
    Arria® V ST SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA
    Stratix® V GX FPGA
    Arria® V SX SoC FPGA
    Arria® V GX FPGA
    Stratix® V GS FPGA
    Cyclone® V GT FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.