ID Artikel: 000086288 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 11/08/2017

Mengapa kompilasi impor OpenCL 17.0 BSP saya menunjukkan kegagalan waktu palsu?

Lingkungan

    Intel® Quartus® Prime Edisi Pro
    Intel® FPGA SDK untuk OpenCL™
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Dalam Intel® FPGA SDK untuk alur OpenCL™ 17.0 BSP, beberapa clock mungkin menunjukkan kegagalan waktu di BSP selama kompilasi impor meskipun seed dasar memenuhi waktu. Ini adalah kegagalan palsu dan muncul karena beberapa batasan dari kompilasi dasar diabaikan karena batasan SDC diterapkan selama kompilasi impor.

Resolusi

Pengguna harus memberikan komentar atau menghapus baris berikut dalam file top.qsf mereka:

# revisi dasar hanya mengkompilasi batasan SDC

set_global_assignment -name SDC_FILE base.sdc

set_global_assignment -disable -name SDC_FILE top.sdc

set_global_assignment -disable -name SDC_FILE top_post.sdc

 

Anda harus melakukan kompilasi impor lain setelah mengubah berkas QSF

aoc --board .cl

Masalah ini dijadwalkan akan diperbaiki dalam rilis Intel® FPGA SDK untuk OpenCL™ di masa mendatang.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Intel® Arria® 10 FPGA dan SoC FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.