Bagaimana cara mendekode bidang ID AXI dari bridge HPS-FPGA untuk perangkat Cyclone® V dan Arria® V SoC?

Sinyal ARID, AWID, WID, RID, dan BID menunjukkan master dan perutean untuk akses memori tertentu yang dibuat oleh bridge HPS-FPGA (bridge HPS-to_FPGA atau bridge Lightweight HPS-to-FPGA).

Untuk perangkat Arria® V dan Cyclone® V SoC, ID AXI yang dikeluarkan dari interkoneksi L3 adalah vektor 12-bit yang terdiri dari bidang berikut:
ID[12]: ID Interkoneksi, IID
ID [11: 3]: ID Virtual, VID
ID[2:0]: ID Interkoneksi Slave, SIID

VID diterima dari master tempat transaksi diterima, dan IID dan SIID ditetapkan oleh interkoneksi L3 seperti yang ditunjukkan:

VID 8-bit diatur oleh master yang mengirim transaksi ke interkoneksi L3.

VID untuk master MPU diatur sesuai dengan Manual Referensi Teknis pengontrol cache AMBA® Level 2 L2C-310 revisi r3p0, tersedia dari situs web pusat info ARM® http://infocenter.arm.com.

VID untuk master FPGA2HPS adalah dari input AXI ID 8-bit ke bridge FPGA2HPS.

VID untuk master DMA memiliki bit 7:4 diatur ke 0, dan bit 3:0 diatur sesuai dengan Manual Referensi Teknis revisi ARM CoreLink DMA-330 r1p1.

VID untuk master EMAC0 dan EMAC1 diatur ke 8h00 untuk akses Rx DMA dan 8h01 untuk akses Tx DMA.

VID selalu diatur ke 0 untuk master USB0, USB1, TMC, DAP, NAND, dan SDMMC.

Informasi ini disertakan mulai dari versi 16.1 dari masing-masing buku panduan perangkat.