Kontroler berbasis DDR2 SDRAM dan DDR3 SDRAM UniPHY versi 11.0 dengan Antarmuka Control and Status Register (CSR) yang diaktifkan menyebabkan bus Avalon terkunci dalam simulasi Modelsim. Setelah transaksi baca atau tulis Avalon, sinyal WAITREQUEST menegaskan tinggi dan tetap ditegaskan tanpa batas, tidak memungkinkan transaksi baca atau tulis lainnya pada bus Avalon.
Masalahnya ada di berkas alt_mem_ddrx_csr.v. Terdapat ketidakcocokan lebar bus pada berkas yang mengarah ke bit yang tidak terhubung ke port konfigurasi tertentu.
Solusinya adalah mengunduh versi terlampir dari file alt_mem_ddrx_csr.v dan menimpa empat instans di direktori berikut:
nama inti/
nama inti_sim/altera_mem_if_nextgen_ddr3_controller_core/
corename_example_design/simulasi/nama inti_example_sim/submodule
nama inti_example_design/example_project/corename_example/submodule
Masalah ini akan diperbaiki dalam versi perangkat lunak Quartus® II di masa mendatang.
Unduh berkas Verilog dari tautan di bawah ini:
Solusinya adalah mengunduh versi terlampir dari file alt_mem_ddrx_csr.v dan menimpa empat instans di direktori berikut:
nama inti/
nama inti_sim/altera_mem_if_nextgen_ddr3_controller_core/
corename_example_design/simulasi/nama inti_example_sim/submodule
nama inti_example_design/example_project/corename_example/submodule
Masalah ini akan diperbaiki dalam versi perangkat lunak Quartus® II di masa mendatang.
Unduh berkas Verilog dari tautan di bawah ini:
alt_mem_ddrx_csr.v (Verilog)