ID Artikel: 000086334 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 30/06/2017

Mengapa register keluaran scfifo dan dcfifo IV Stratix saya dihapus selama penegasan sclr selama simulasi fungsional?

Lingkungan

    Intel® Quartus® Prime Edisi Standard
    FIFO Intel® FPGA IP
    Simulasi, Debug, dan Verifikasi
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Deskripsi

Karena masalah pada model simulasi scfifo Stratix® IV dan dcfifo, register output akan dihapus dengan salah selama penegasan input sclr.


Resolusi

Dalam simulasi tingkat perangkat keras dan gerbang, register output akan mempertahankan nilai sebelumnya.

Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Quartus Prime Edisi Standar di masa mendatang.

Produk Terkait

Artikel ini berlaku untuk 1 produk

Stratix® IV FPGA

1

Perlu bantuan lainnya?

Hubungi dukungan

Pelepasan tanggung jawab

1

Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

Konten pada halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten asli berbahasa Inggris. Konten ini disediakan untuk kenyamanan Anda dan hanya untuk informasi umum dan tidak boleh dianggap lengkap atau akurat. Jika ada kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris yang akan mengatur dan mengendalikan. Lihat versi bahasa Inggris halaman ini.