ID Artikel: 000086334 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 30/06/2017

Mengapa register keluaran scfifo dan dcfifo IV Stratix saya dihapus selama penegasan sclr selama simulasi fungsional?

Lingkungan

  • Intel® Quartus® Prime Edisi Standard
  • FIFO Intel® FPGA IP
  • Simulasi, Debug, dan Verifikasi
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah pada model simulasi scfifo Stratix® IV dan dcfifo, register output akan dihapus dengan salah selama penegasan input sclr.


    Resolusi

    Dalam simulasi tingkat perangkat keras dan gerbang, register output akan mempertahankan nilai sebelumnya.

    Masalah ini dijadwalkan akan diperbaiki dalam rilis perangkat lunak Quartus Prime Edisi Standar di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Stratix® IV FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.