ID Artikel: 000086338 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 21/06/2017

Galat Internal: Sub-sistem: VPR20KMAIN, File: /quartus/fitter/vpr20k/vpr_common/place_constraints.c, Baris: 879

Lingkungan

  • Intel® Quartus® Prime Edisi Standard
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah dalam perangkat lunak Quartus® Prime Edisi Standar versi 17.0 dan sebelumnya, Anda mungkin melihat galat internal ini jika desain Anda berisi wilayah Konfigurasi Ulang Parsial dan Anda melanggar aturan promosi global yang dinyatakan dalam Tabel 4-2 dari bab Buku Panduan Perencanaan Desain untuk Konfigurasi Ulang Sebagian yang dapat diakses dari tautan berikut.

    /content/dam/altera-www/global/en_US/pdfs/literature/hb/qts/qts-qps-handbook.pdf

     

    ... dan Anda melanggar aturan promosi global yang diberikan dalam Jenis Sinyal yang Didukung untuk Jaringan Clock Mengemudi di Wilayah PR bagian Perencanaan Desain untuk Konfigurasi Ulang Parsial pada buku panduan Quartus Prime Standard.

    Resolusi

    Untuk menghindari kesalahan ini, Anda harus memastikan Anda mematuhi aturan promosi global yang dinyatakan dalam Tabel 4-2 bab Buku Panduan Perencanaan Desain untuk Konfigurasi Ulang Sebagian

    Masalah ini dijadwalkan untuk diselesaikan dalam rilis perangkat lunak Quartus Prime Edisi Standar di masa mendatang

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Stratix® V FPGA
    Arria® V FPGA dan SoC FPGA
    Cyclone® V FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.