Karena masalah di Intel® Quartus® Prime Edisi Pro Edisi Perangkat Lunak versi 17.1 Pembaruan 1 dan sebelumnya, Anda mungkin melihat galat internal ini selama penempatan desain Intel® Stratix® 10 FPGA yang berisi beberapa domain clock.
Galat internal mungkin terjadi ketika desain berisi beberapa domain clock asynchronous, yang belum dinyatakan sebagai asynchronous pada berkas Synopsys Design Constraints (.sdc).
Untuk mengatasi masalah ini, pastikan bahwa semua domain clock asynchronous dinyatakan sebagai asynchronous menggunakan perintah set_clock_groups .
Misalnya:
set_clock_groups -asynchronous -group [get_clocks ] -group [get_clocks ]
Masalah ini dijadwalkan untuk diselesaikan dalam rilis perangkat lunak Intel Quartus Prime Edisi Pro di masa mendatang.