ID Artikel: 000086426 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 06/12/2018

galat verilog hdl atau vhdl: dekripsi data_block gagal

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 18.1 dan sebelumnya, Anda mungkin melihat pesan galat ini di tahap sintesis saat melakukan migrasi IP.

    Resolusi

    Untuk mengatasi masalah ini, regenerasi IP yang terpengaruh secara manual di Platform Designer.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Stratix® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.