ID Artikel: 000086473 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 29/10/2018

Mengapa dropdown lebar alamat jembatan FPGA ke HPS di Sistem Prosesor Keras Intel® Stratix® IP 10 FPGA memungkinkan pengalamatan hingga 40 bit?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Dropdown Bridge Address width di bagian FPGA to HPS slave interface dari bagian HPS FPGA AXI Bridges pada tab FPGA Interfaces dari Hard Processor System Intel® Stratix® 10 FPGA IP memungkinkan pilihan pengalamatan hingga 40-bit. Namun, peta alamat HPS yang terlihat dari FPGA hanya 128GB atau 37 bit.

    Resolusi

    Dalam interkoneksi HPS Intel® Stratix® 10, bit orde tinggi tersedia tetapi diabaikan. Master yang mengakses jembatan ini tidak boleh menggunakan bit ini.

    Masalah ini diperbaiki dimulai dengan Perangkat Lunak Intel® Quartus® Prime Pro/Standard Edition versi 20.1.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 TX FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.