ID Artikel: 000086578 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 15/04/2014

Galat (12012): Ketidaksesuaian arah port untuk entitas "altpcie_sv_hip_avmm_hwtcl:pcie_avgz_hip_avmm_0" pada port "tlbfm_out[0]". Entitas atas mengharapkan pin "Output" sementara entitas yang lebih rendah menggunakan pin "Input".

Lingkungan

  • Intel® Quartus® II Edisi Berlangganan
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Galat ini mungkin terlihat saat mencoba mengkompilasi Arria® V GZ atau Stratix® V Hard IP untuk PCI Express® untuk komponen Avalon® Memory Mapped Qsys dalam VHDL.

    Masalah ini disebabkan oleh masalah konversi HDL Verilog ke VHDL.

    Resolusi

    Komentari dua kejadian tlbfm_out yang menyinggung dari pembungkus tingkat atas dalam file yang memanggil komponen altpcie_sv_hip_avmm_hwtcl .

    Masalah ini dijadwalkan untuk diperbaiki dalam versi perangkat lunak Quartus® II di masa mendatang.

    Produk Terkait

    Artikel ini berlaku untuk 3 produk

    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.