Kesalahan (10198): Kesalahan Verilog HDL pada phylite_io_bufs.sv(1078): arah pemilihan bagian berlawanan dari arah indeks awalan

Karena masalah pada Perangkat Lunak Quartus® Prime versi 18.1 dan sebelumnya, Anda mungkin melihat kesalahan serupa seperti yang ditunjukkan di bawah ini ketika IP PHYLite Arria® 10 dikonfigurasi sebagai antarmuka output 48-bit dengan opsi Gunakan Strobo Output dinonaktifkan.

Dalam perangkat lunak Quartus Prime Standard Edition,

Kesalahan (10198): Kesalahan Verilog HDL pada phylite_io_bufs.sv(1078): arah pemilihan bagian berlawanan dari arah indeks awalan

Kesalahan (12152): Tidak dapat menguraikan hierarki pengguna "ed_synth_altera_phylite_180_7qlz52a:phylite_0_example_design|ed_synth_altera_phylite_arch_nf_180_wqpiemi:core|phylite_core_20:arch_inst|phylite_io_bufs:u_phylite_io_bufs"

Dalam perangkat lunak Quartus Prime Pro Edition,

Kesalahan (13437): Kesalahan Verilog HDL pada ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): arah pemilihan bagian berlawanan dari arah indeks awalan

Kesalahan (13224): Kesalahan Verilog HDL atau VHDL pada ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): indeks 48 berada di luar kisaran [47:0] untuk 'group_data_out_n'

Untuk mengatasi kesalahan ini, IP Arria® 10 PHYLite dapat dikonfigurasi sebagai antarmuka lebar data 47-bit atau lebih kecil.

Masalah ini akan diperbaiki dalam rilis Perangkat Lunak Quartus® Prime di masa mendatang.