Galat (10198): Galat HDL Verilog di phylite_io_bufs.sv(1078): arah pemilihan komponen berlawanan dari arah indeks awalan

Karena masalah dalam perangkat lunak Intel® Quartus® Prime versi 18.1 dan sebelumnya, Anda mungkin melihat galat serupa seperti yang ditunjukkan di bawah ini ketika Intel Arria® IP 10 PHYLite dikonfigurasi sebagai antarmuka output 48-bit dengan opsi Gunakan Output Strobe dinonaktifkan.

Dalam perangkat lunak Intel Quartus Prime Edisi Standar,

Galat (10198): Galat HDL Verilog di phylite_io_bufs.sv(1078): arah pemilihan komponen berlawanan dari arah indeks awalan

Galat (12152): Tidak dapat menguraikan hierarki pengguna "ed_synth_altera_phylite_180_7qlz52a:phylite_0_example_design|ed_synth_altera_phylite_arch_nf_180_wqpiemi:core|phylite_core_20:arch_inst|phylite_io_bufs:u_phylite_io_bufs"

Dalam perangkat lunak Intel Quartus Prime Edisi Pro,

Galat (13437): Galat HDL Verilog di ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): arah pemilihan komponen berlawanan dari arah indeks awalan

Galat (13224): Galat Verilog HDL atau VHDL di ed_synth_phylite_0_example_design__phylite_io_bufs.sv(1195): index 48 berada di luar jangkauan [47:0] untuk 'group_data_out_n'

Untuk mengatasi kesalahan ini, Intel® Arria® 10 PHYLite IP dapat dikonfigurasi sebagai antarmuka lebar data 47-bit atau lebih kecil.

Masalah ini akan diperbaiki dalam rilis perangkat lunak Intel Quartus® Prime di masa mendatang.