ID Artikel: 000086623 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 22/01/2021

Mengapa konten blok SPT/CPB dihapus saat menggunakan Intel® FPGA IP Klien Mailbox di Intel® Stratix® 10 atau semua perangkat Intel Agilex® untuk menjalankan perintah QSPI_ERASE untuk menghapus dan memperbarui partisi P1 atau Aplikasi Gambar 1?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di Intel® Quartus® Perangkat Lunak Prime Edisi Pro mulai dari versi 19.3 ke atas, ketika alamat awal partisi P1 atau Gambar Aplikasi 1 ditetapkan secara manual oleh pengguna, alat Generator File Pemrograman akan menetapkan konten tabel Sub-partisi (SPT) atau pointer block (CPB) di sektor flash yang sama (64 KB) dengan partisi P1 atau Gambar Aplikasi 1.

    Oleh karena itu, konten blok SPT/CPB akan dihapus saat menggunakan Intel® FPGA IP Klien Mailbox di perangkat Intel® Stratix® 10 atau Intel Agilex® untuk menjalankan perintah QSPI_ERASE untuk menghapus dan memperbarui partisi P1 atau Gambar Aplikasi 1.

    Resolusi

    Untuk mengatasi hal ini, tambahkan padding 32 KB ke citra pabrik.

    Masalah ini dijadwalkan akan diperbaiki dalam rilis Intel® Quartus® Perangkat Lunak Prime Edisi Pro di masa depan.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    FPGA dan SoC FPGA Intel® Agilex™
    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.