ID Artikel: 000086659 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 24/06/2021

Mengapa waktu konfigurasi gambar pinggiran Configuration via Protocol (CvP) melebihi persyaratan waktu power-up-to-active PCIe 100 mdtk?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Dalam Perangkat Lunak Prime Pro Edition versi 21.2 Intel® Quartus®, tautan CvP PCIe mungkin tidak dapat menghitung dengan benar dengan perangkat Intel Agilex® 7. Hal ini karena waktu konfigurasi gambar pinggiran melebihi persyaratan waktu power-up-to-active PCIe 100 ms.

    Resolusi

    Untuk mengatasi masalah ini, menghitung ulang tautan PCIe setelah FPGA berhasil dikonfigurasi.

    Masalah ini telah diperbaiki di Perangkat Lunak Intel® Quartus® Prime Pro Edition versi 21.3.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Agilex™ 7 FPGA dan SoC FPGA Seri F
    FPGA dan SoC FPGA Intel® Agilex™ Seri I

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.