Tidak. Karena pembatasan perangkat keras, ketika ALTPLL Intel® MAX® 10 FPGA dikonfigurasi dalam mode zero-delay buffer (ZDB) dan clock output ditetapkan ke pin PLL_CLKOUT yang dikonfigurasi sebagai standar I/O akhir tunggal, pengguna akan mengalami galat berikut:
Galat (176557): Tidak dapat menempatkan PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" pada perangkat target karena kendala perangkat
Galat (176593): Tidak dapat menempatkan PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" di lokasi PLL PLL_1 -- pin clock output terkompensasi "" dari PLL harus ditempatkan di clock output I/O khusus -- PLL berada dalam mode buffer nol-delay
Galat (176568): Tidak dapat menempatkan PLL "pll_inst:pll_inst_inst|altpll:altpll_component|pll_inst_altpll:auto_generated|pll1" di lokasi PLL PLL_1 karena sel I/O (port tipe CLK dari PLL) memiliki penugasan lokasi yang tidak kompatibel dengan pin PLL I/O Pin_xx.
Pembatasan ini hanya berlaku untuk mode buffer nol tunda dalam ALTPLL.
Hubungkan clock keluaran ATLPLL ke pin PLL_CLKOUT p .
Panduan Pengguna Intel® MAX® 10 Clocking dan PLL dijadwalkan akan diperbarui dengan detail ini dalam rilis mendatang.
