ID Artikel: 000086682 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 04/04/2017

Bagaimana cara menyelesaikan kesalahan yang IO_AUX dan RST_SRC_ID saat proyek Quartus Prime berisi Arria IP Antarmuka Memori Eksternal 10?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Antarmuka Memori Eksternal Intel® Arria® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Arria® 10 EMIF IP global_reset_n koneksi sinyal port atau mengaktifkan In System Sources and Probes (ISSP) yang salah dapat menyebabkan kesalahan yang lebih bugar pada jenis ini:

    Galat (12934): Fitter tidak dapat menempatkan sistem EMIF/PHYLite

    Galat (14566): Fitter tidak dapat menempatkan 1 komponen perifer karena konflik dengan batasan yang ada (1 IO_AUX).

    Galat (175020): Fitter tidak dapat menempatkan IO_AUX logika yang merupakan bagian dari Arria 10 Antarmuka Memori Eksternal ed_synth_altera_emif_ di region untuk , di mana antarmuka tersebut dibatasi, karena tidak ada lokasi valid di wilayah tersebut untuk logika jenis ini.
        
    Galat (175005): Tidak dapat menemukan lokasi dengan: RST_SRC_ID dari (1 lokasi terdampak)

    Resolusi

    Penyebab umum pesan galat ini dan resolusinya ditunjukkan di bawah ini:

    1) Proyek Quartus® Prime berisi beberapa antarmuka memori eksternal yang ditempatkan di Bank I/O di kolom I/O yang sama tetapi memiliki sinyal reset yang berbeda yang terhubung ke port global_reset_n mereka.

    Resolusi: Beberapa antarmuka yang ditempatkan di Bank I/O di kolom I/O yang sama harus memiliki sinyal reset umum yang terhubung ke port global_reset_n mereka.


    2) Proyek Quartus Prime telah ALTERA_EMIF_ENABLE_ISSP diaktifkan. Ini biasanya terjadi jika ada beberapa Arria 10 desain contoh EMIF yang diinisiasi dalam proyek.
    Contoh batasan file qsf adalah
    set_global_assignment -nama VERILOG_MACRO "ALTERA_EMIF_ENABLE_ISSP=1"

    Resolusi: Hapus batasan qsf di atas dan jangan pilih tab Diagnostik IP Antarmuka Memori Eksternal Arria 10 -> Contoh Design -> Aktifkan opsi In-system-sources-and-probes .


    Jika kesalahan yang lebih bugar masih terlihat setelah mengikuti panduan yang ditunjukkan di atas, periksa apakah sinyal antarmuka memori memenuhi panduan penempatan pin.
    Titik awal yang disarankan adalah menggunakan batasan penempatan minimal dan membiarkan Quartus lebih bugar menempatkan sisa sinyal antarmuka sebelum menyempurnakan pinout nantinya.

    Batasan penempatan minimal yang disarankan adalah:

    • Sinyal satu alamat, clock referensi PLL, dan pin RZQ di Bank I/O yang dipilih untuk sinyal alamat/perintah.
    • Sinyal DQS di Bank I/O yang dipilih untuk sinyal bus data memori.


    Untuk informasi lebih lanjut tentang penempatan pin, lihat bagian ini di Buku Panduan Antarmuka Memori Eksternal:
    Volume 2 Bab 1 - Panduan untuk Arria 10 External Memory Interface IP
    Volume 3 Bab 2 - Contoh Implementasi Antarmuka Memori Eksternal untuk DDR4 (aturan serupa berlaku untuk protokol antarmuka memori lainnya).

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.