ID Artikel: 000086720 Jenis Konten: Pesan Kesalahan Terakhir Ditinjau: 23/05/2019

Peringatan (332049): Diabaikan create_generated_clock di .sdc: Option -phase: Shift fase tidak valid

Lingkungan

  • Intel® Quartus® Prime Edisi Standard
  • Soft LVDS Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di perangkat lunak Intel® Quartus® Prime Edisi Standar versi 18.1 dan sebelumnya, Anda mungkin melihat pesan peringatan di atas dalam tahap yang lebih bugar jika Anda menggunakan perintah write_sdc -expand .sdc di Intel® Timing Analyzer. Masalah ini terjadi jika Anda memiliki LVDS lunak Intel® Max® 10 yang Intel® FPGA IP desain Anda.

    Resolusi

    Untuk mengatasi masalah ini, modifikasi fase create_generated_clock .sdc dengan berikut:

    Dari -phase -90/1 modifikasi ke -phase [expr -90/1]

    Masalah ini telah diperbaiki dimulai dengan perangkat lunak Intel® Quartus® Prime Edisi Standar versi 19.1.

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® MAX® 10 FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.