ID Artikel: 000086752 Jenis Konten: Informasi & Dokumentasi Produk Terakhir Ditinjau: 28/12/2017

Bagaimana contoh ip Intel Arria® 10 EMIF generator lalu lintas desain dapat dimodifikasi untuk pola data tetap?

Lingkungan

  • Perangkat Lunak Desain Intel® Quartus® Prime
  • Antarmuka Memori Eksternal Intel® Arria® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Saat menghasilkan desain contoh Intel® Arria® 10 EMIF, generator lalu lintas diterapkan dengan pola lalu lintas PRBS yang ditentukan sebelumnya. Untuk debugging lebih lanjut, mungkin berguna untuk menggunakan pola data tetap.

    Resolusi

    Pola data PRBS bawaan diterapkan menggunakan LFSR (Linear Feedback Shifting Register), yang terletak di file altera_emif_avl_tg_lfsr_wrapper.sv. Komentari kode asli dan ubah ke pola data yang Anda perlukan (lihat contoh di bawah).

    Menghasilkan
    genvar i;
    untuk (i = 0; i < NUM_LFSR; i )
    mulai: lfsr_gen
    altera_emif_avl_tg_lfsr # (
    // . LEBAR (LFSR_WIDTH),
    // . SEED (SEED * (3 1) i)
    ) lfsr_inst (
    .clk (clk),
    .reset_n (reset_n),
    .enable (aktifkan),
    .data (lfsr_data[((i 1)*LFSR_WIDTH-1):(i*LFSR_WIDTH)])
    // );
    Akhir
    endgenerasi

    always_ff @(posedge clk atau reset_n kelalaian)
    Mulai
    jika (!reset_n) dimulai
    lfsr_data <= 256'H00000000FFFFFFFF00000000FFFFFFFFFF00000000FFFFFFFFFF0000000FFFFFFFF;
    end else jika (aktifkan) dimulai
    lfsr_data <= ~lfsr_data;
    Akhir
    Akhir

    Produk Terkait

    Artikel ini berlaku untuk 1 produk

    Intel® Arria® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.