Karena masalah di Intel® Quartus® Perangkat Lunak Prime Edisi Pro versi 21.2 dan sebelumnya, Anda mungkin melihat kesalahan serupa di bawah ini saat mengkompilasi contoh desain VHDL untuk Intel Agilex® 7 perangkat EMIF IP di Simulator Cadence NCSim* atau Cadence Xcelium*.
ncelab: *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): Port modul asing calbus_rdata_1 mode harus terkait dengan port/signal entitas/komponen ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_ emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: baris 65, posisi 66).
ncelab: *E,CFEPLM (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq_arch.sv,15|60): Port modul asing calbus_seq_param_tbl_1 mode harus terkait dengan port/sinyal entitas/komponen ED_SIM_EMIF_CAL_ALTERA_EMIF_CAL_IOSSM_210_COHZSBQ_ARCH (sim/ip/ed_sim/ed_sim_emif_cal/altera_emif_cal_iossm_210/sim/ ed_sim_emif_cal_altera_emif_cal_iossm_210_cohzsbq.vhd: baris 65, posisi 66).
Masalah ini telah diperbaiki dimulai dengan Intel® Quartus® Perangkat Lunak Prime Edisi Pro v21.3.