ID Artikel: 000086758 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 01/03/2021

Mengapa Antarmuka Memori Eksternal Intel® FPGA IP mengalami galat kompilasi yang lebih bugar ketika jalur I/O tidak memiliki semua pin 12 yang terikat?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Intel® Quartus® Prime Edisi Standard
  • Antarmuka Memori Eksternal Intel® Arria® 10 FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Anda mungkin mengalami galat kompilasi yang lebih bugar di perangkat lunak Intel® Quartus® Prime jika Antarmuka Memori Eksternal Intel Arria® IP 10 FPGA atau Antarmuka Memori Eksternal Intel Cyclone® IP FPGA 10 GX memiliki grup DQ yang ditempatkan di jalur I/O yang berisi pin I/O FPGA tanpa batas.

    Resolusi

    Untuk mengatasi masalah ini, Anda perlu memastikan Antarmuka Memori Eksternal Intel® Arria® IP 10 FPGA atau Antarmuka Memori Eksternal Intel® Cyclone® grup IP DQ FPGA 10 GX ditempatkan di jalur I/O di mana semua 12 pin terikat.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Cyclone® 10 GX FPGA
    Intel® Arria® 10 FPGA dan SoC FPGA

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.