ID Artikel: 000086767 Jenis Konten: Pemecahan Masalah Terakhir Ditinjau: 12/08/2021

Mengapa jumlah siklus idle EMIF Traffic Generator 2.0 dan penghitung siaga loop memiliki ketidaksesuaian?

Lingkungan

  • Intel® Quartus® Prime Edisi Pro
  • Antarmuka Memori Eksternal Intel® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Deskripsi

    Karena masalah di perangkat lunak Intel® Quartus® Prime Edisi Pro versi 20.4 dan sebelumnya, jumlah siklus siaga antara loop berturut-turut di EMIF Traffic Generator 2.0 (TG2) tidak sama dengan penghitung diam loop ketika jumlah baca atau tulis adalah 1. Masalah ini hanya terjadi ketika jumlah loop lebih besar dari 2 saat memuat ulang penghitung idle loop dilakukan secara salah. Jumlah siklus diam di antara loop adalah satu kurang dari loop idle counter.

    Resolusi

    Masalah ini telah diperbaiki mulai pada perangkat lunak Intel® Quartus® Prime Edisi Pro versi 21.1.

    Produk Terkait

    Artikel ini berlaku untuk 2 produk

    Intel® Agilex™ 7 FPGA dan SoC FPGA
    Intel® Stratix® 10 FPGA dan SoC FPGA

    Perlu bantuan lainnya?

    Hubungi dukungan

    Pelepasan tanggung jawab

    1

    Semua posting dan penggunaan konten di situs ini tunduk pada Syarat Penggunaan Intel.co.id.

    Isi halaman ini adalah kombinasi terjemahan manusia dan komputer dari konten berbahasa Inggris. Konten ini diberikan hanya untuk kenyamanan Anda serta sebagai informasi umum dan tidak bisa dianggap sebagai lengkap atau akurat. Jika terdapat kontradiksi antara versi bahasa Inggris halaman ini dan terjemahannya, versi bahasa Inggris akan didahulukan. Lihat versi bahasa Inggris halaman ini.