Di Intel® Arria® 10 perangkat, kalibrasi fPLL awal mungkin gagal ketika opsi 'Aktifkan penyelarasan fase' dihidupkan ketika fPLL berada dalam 'mode core'.
Alasan untuk perilaku ini adalah bahwa penghitung C keluaran fPLL tidak dilepaskan dari pengaturan ulang saat menyalakan ulang secara bersamaan sebagai penghitung umpan balik M. Kalibrasi awal terjadi setelah penghitung umpan balik dirilis, tetapi sebelum output dilawan. Jadi, kalibrasi awal gagal karena 'Aktifkan penyelarasan fase' menggunakan penghitung C1 sebagai penghitung umpan balik.
Untuk mengatasi hal ini, Anda perlu mengkalibrasi ulang fPLL. Hal ini mengharuskan menambahkan port konfigurasi ulang ke fPLL kemudian melakukan pembacaan/penulisan ke lokasi register tertentu menggunakan langkah-langkah berikut:
- Modifikasi desain untuk mengaktifkan konfigurasi ulang fPLL.
- Buat logika dalam inti yang melakukan hal berikut:
a) Tulis 0x1 dengan bit [0] dalam 0x126 alamat fPLL. Ini akan menyebabkan fPLL memilih umpan balik internal
b) Tulis 0x1 ke bit [1] dalam alamat 0x100 fPLL dan kemudian 0x01 untuk mengatasi 0x000 dari fPLL untuk meminta PreSICE untuk mengkalibrasi ulang fPLL. Kalibrasi ulang fPLL harus dilakukan ketika umpan balik internal dipilih.
c) Memantau bit 1 alamat 0x280 dari fPLL dan tunggu hingga bit berubah menjadi 0x0. Hal ini mengindikasikan bahwa kalibrasi ulang telah selesai.
d) Tulis 0x0 menjadi bit [0] dalam alamat 0x126 fPLL. Hal ini menyebabkan fPLL memilih mode kompensasi umpan balik.
e) Pantau sinyal kunci fPLL atau bit [0] dari alamat 0x280 fPLL dan tunggu hingga fPLL terkunci
Langkah-langkah ini juga dicakup dalam bagian PLL Feedback dan Cascading Clock Network di Arria® Panduan Pengguna 10 Transceiver PHY.